FPGA начального уровня :: Часть 3.2 :: Разработка PUF на HDL

В этом видео мы продолжаем разрабатывать HDL код для физически неклонируемой функции Arbiter PUF. Сегодня мы спроектируем линию задержки, основой которой послужит разработанный на прошлом занятии мультиплексор. Мы подробно проходим по каждому этапу проектирования: начиная от создания каталога и проекта в среде Xilinx Vivado и заканчивая анализом результатов синтеза. Разработка ведется как на VHDL так и на Verilog, поэтому ни кто не останется в обиде. В целом всё очень схоже, в чём Вы сами сможете убедиться. КТЦ «ИНЛАЙН ГРУП» | Дистрибьютор XILINX INC. Сертифицированный тренинг центр Xilinx Ссылки на документацию: UG901: Vivado Design Suite User Guide. Synthesis. UG474: 7 Series FPGAs Configurable Logic Block #Vivado