Автотестирование с добавлением случайных ошибок: универсальный подход для верификации проектов

Аватар автора
Истовый Инженер
При верификации многих систем на базе FPGA/ASIC требуется смоделировать не только нормальную работу, но и работу при ошибочных воздействиях. Андрей Ефимов (Бюро 1440) рассказал о методе, который позволяет генерировать преднамеренные ошибки в UVM-тесте и автоматически оценивать результаты.

0/0


0/0

0/0

0/0