Разбитнова28окт25

Аватар автора
ИСИ СО РАН
Докладчик: Разбитнова Юлия Юрьевна, студент 2-го курса магистратуры ММФ НГУ Тема: Язык Verilog: от описания аппаратуры до формальной верификации Аннотация: Доклад представляет собой обзор языка Verilog — одного из ключевых языков описания аппаратуры (HDL). Рассматриваются основные концепции и конструкции языка, его роль в проектировании, моделировании и верификации цифровых систем, включая использование формальных методов.

0/0


0/0

0/0

0/0