Разбор РК по ЭВМ. Verilog, регулярные выражения

Разработать модуль на Verilog, который реализует конечный автомат, проверяющий соответствие входной последовательности ASCII-символов заданному регулярному выражению. Не забывайте ставить лайки, комментируйте и следуйте главному принципу Данилюка "Научился - помоги другому" P.S. Для идиотов: помоги другу - скинь это видео :-)